`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/12/09 17:48:51
// Design Name: 
// Module Name: test_fz_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module test_fz_sim();
reg clk,rst,en;
reg [7:0] data_in;
wire res;
test_fz test_f(rst,clk,en,data_in,res);

initial begin
    clk=0;rst=0;en=0;data_in=8'b01011011;
    #200
    #8 rst=1;
    #12 en=1;
    #4 en=0;
    #50 en=1;data_in=8'b00000000;
    #4 en=0;
end
always #1 clk=~clk;
endmodule
